// Собрать можно так
// $ verilator --binary test.sv && ./obj_dir/Vtest
// Добавить --timing --trace
// $ verilator --timing --trace --binary --main sim_test.sv
/* verilator lint_off DECLFILENAME */
`timescale 1ns/1ps
module sim_test;
   logic clk;
   always #5 clk <= ~clk;

   initial begin

      byte a;
      byte b;
      $dumpfile("out.vcd");
      $dumpvars();

      repeat(8) begin
	 @(posedge clk);
	 a = byte'($random());
	 b = byte'($random());
	 $display("a=%0h b=%0h time %0t", a, b, $time);
      end
      $finish();
   end
endmodule
